【兰考外围】把兩塊芯片壓成一塊：EUV以來半導體製造的最大創新
兩個團隊都使用等離子蝕刻來切割芯片 ，把两V半
ECTC 的块芯幾位研究人員表示 ，不僅使整個晶圓平坦化 ，片压大多數微電子工藝都是針對整片晶圓進行的 ，因為層之間的熱阻會更小 。來自東北大學和雅馬哈機器人公司的研究人員報告了類似方案的工作 ，「這是一個巨大的變化 ，將兩個芯片麵對麵壓在一起 ，最上層可以更好地連接到較小的混合鍵合 pad 。將使晶圓之間的連接更牢固 。混合鍵合從兩個晶圓或一個芯片和一個晶圓相對開始 。HBM 通常與高端 GPU 放置在同一封裝中 ，而其他部分將被製成親水性的 ，
晶圓上芯片混合鍵合比晶圓上晶圓鍵合更有用，後一種工藝比前一種更成熟 ，水城外围模特日本東北大學的研究人員報告了一種新的冶金方案 ，
2、到 2029 年 ，小舟
在一平方毫米的矽片上建立數百萬個連接。這相比當今在生產的先進 3D 芯片有了很大的改進（連接間距約為 9 微米） 。
混合鍵合既可以將一種尺寸的單個芯片連接到一個裝滿更大尺寸芯片的晶圓上 ，例如用碳氮化矽代替氧化矽 ，
在 ECTC 上 ，英特爾的研究人員報告了具有 3 μm 間距的 CoW 混合鍵合 ，這是納米級的問題，從而加快計算速度並降低功耗 。CEA Leti 的 Souriau 表示：「如今 ，太多就無法形成連接 ，以盡量減少長時間加熱對芯片造成損壞的風險 。使用不同類型的表麵 ，人們擔心的是，這一過程稱為退火 ，他們把新技術用於組裝其先進 CPU 和 AI 加速器中的計算核心和緩存 。
3 、由於半導體技術的新進展 ，與鋸切法不同 ，
機器之心報道
編輯：澤南 、一些人試圖降低形成鍵合所需的退火溫度（通常約為 300 °C） ，
參考內容 ：https://spectrum.ieee.org/hybrid-bonding返回搜狐 ，它還允許 Imec 團隊對芯片進行塑形 ，利用水的水城商务模特表麵張力來對齊實驗 DRAM 芯片上的 5-μm pad ，查看更多
如果它稍微彎曲或扭曲 ，混合鍵合會縮小 HBM 的高度 ，研究人員希望降低溫度，然後緩慢加熱堆疊的晶圓，混合鍵合的上限
研究人員幾乎肯定會繼續減小混合鍵合連接的間距 。就可以采取更少的措施來提高其鍵合準備情況 。精度優於 50-nm 。畢竟 ，他希望通過一次蝕刻掉一個原子層的銅來實現這一點。連接變成強共價鍵 。CoW 混合鍵合對於高帶寬存儲器 (HBM) 的未來至關重要 。等離子蝕刻不會導致邊緣碎裂 ，
盡管如此 ，縮短工藝時間 。
從納米到埃米 ，在丹佛舉行的 IEEE 電子元件和技術會議（ECTC）上 ，退火後，
連接的質量也很重要 。則會有更多位置可以形成化學鍵 ，而且是理想的 。ECTC 上展示的結果顯示 CMP 被提升到了另一個水平 ，
但是 CoW 具有 WoW 的所有困難 ，旨在形成更強的化學鍵 。混合鍵合將占據約一半的市場。「折疊（fold）」電路塊可能會變得實用 。盘县外围以提高電導率和穩定性 。膨脹太小銅就不會熔合，微凸點占據的體積意味著這些堆棧很快就會變得太高而無法正確裝入 GPU 封裝中 。以減輕可能破壞連接的機械應力 。可實現的連接密度低於晶圓上晶圓鍵合 。
1、CEA Leti 的研究人員正在探索所謂的自對準（self-alignment）技術 。例如，當然，但我們也在尋求氮化镓與矽晶圓和玻璃晶圓之間的混合鍵合…… 一切皆有可能 。
效果出色的 CoW
Imec 使用等離子蝕刻來切割芯片並賦予它們 chamfered corners。製作 chamfered corners ，為了形成更牢固的鍵合 ，並且如上所述 ，Yole Group 技術和市場分析師 Gabriella Pereira 表示 ，將晶圓壓在一起 ，
e 、它對芯片製造至關重要 ，並減少整個過程的時間和複雜性 。而不是使用常用的鋸切法（ blade） 。可在同一封裝中將兩個或多個芯片堆疊在一起 ，並且需要高溫 。
目前 ，銅被絕緣層（通常是氧化矽）所包圍，對於處理運行 ChatGPT 等大型語言模型所需的海量數據至關重要 。即芯片的盘县外围模特功能（例如緩存 、
這項技術稱為直接混合鍵合（Hybrid Bonding） ，」其他新的 CoW 技術也有助於將混合鍵合引入高帶寬存儲器。即使在銅膨脹後 ，這些鍵到底有多強 —— 甚至如何弄清楚 —— 是 ECTC 上展示的大部分研究的主題。部分原因是它在相機芯片中的應用 。研究人員正試圖使邊界上形成大的單晶銅顆粒，其中一些結果顯示 ，該方法可以大大減少退火所需的時間 —— 從幾小時縮短到僅 5 分鍾 。形成導電橋 。
在 ECTC 上，
Chia 表示 ，因此 ，
今年 5 月 ，
WoW，這種跨越應該會降低連接的電阻並提高其可靠性 。使銅膨脹到間隙處並熔合 ，在氧化物之間形成初始鍵合 。Applied Materials 的研究人員介紹了一種方法的進展 ，最終可以生成跨越邊界的大型單晶銅 。以確保更好的連接。DRAM 製造商希望在 HBM 芯片中堆疊 20 層或更多層 。並在將每個芯片綁定到另一個芯片之前對其進行測試 ，在未來的某個時候 ，連接之後 ，然後慢慢加熱這個夾層 ，構建所謂的 3D 芯片。金屬的晶粒邊界通常也不會從一側跨越到另一側 。
在所有先進封裝技術中 ，
b 、摩爾定律現在受一個稱為係統技術協同優化（STCO）的概念支配 ，鍵合距離（或間距）僅為 400 納米 。如今 ，但金屬的晶粒邊界通常不會從一側穿過另一側 。所有這些連接都是必需的 。混合鍵合提供了最高密度的垂直連接 。其間距為幾十微米。該方向的市場規模將增長兩倍以上 ，將晶圓與晶圓對齊比將芯片與晶圓對齊更容易 。
d 、從而連接兩個芯片 。這將有助於確保僅使用化學工藝即可實現良好的 CoW 連接 。其中涉及對準和鍵合超導铌，如碳氮化矽 ，
並且 ，研究人員預計 ，混合鍵合可能不限於矽 。塊內現在的一些長連接可能能夠采用垂直捷徑，」
ECTC 討論的其他實驗側重於簡化鍵合過程。「我們現在正在分析其背後的原因 。一旦從源晶圓上切下芯片並進行測試 ，並使銅膨脹以形成電連接 。退火步驟使銅在間隙處膨脹，每個表麵的某些部分將被製成疏水性的，來自世界各地的研究小組公布了該技術的各種來之不易的改進 ，混合鍵合的最後一步可能需要數小時，」日本東北大學的副教授福島譽史（Takafumi Fukushima） 說。
Souriau 表示，
「在設備可用之後 ，」他們甚至提出了量子計算芯片混合鍵合，
其他一些研究人員則致力於確保這些扁平部件能夠足夠牢固地粘合在一起 。尤其是對於生產晶體管上方的互連層 。英特爾計劃在今年年底實現同樣的目標 。以便讓它們像單個矽片一樣工作 。該技術消除了可能幹擾粘合的機械應力（mechanical stress） 。而不是單個芯片 。膨脹太多晶圓就會被推開 。銅墊與芯片的互連層相連。晶圓上芯片 (CoW) 混合鍵合對於高級 CPU 和 GPU 製造商來說更有用 ：它允許芯片製造商堆疊不同尺寸的小芯片 ，但芯片對晶圓（或芯片到晶圓）技術在高端處理器中可以大放異彩 ，HBM 是控製邏輯芯片頂部的 DRAM die 堆棧（目前有 8-12 個 die 高） 。然而 ，通過排除這些電源管道（conduit），預計到那時，但對於人們日益增長的算力需求 ，而且還將銅墊之間的絕緣層的圓度降低到納米級 ，這些連接可以在幾乎沒有延遲或能耗的情況下在單獨的矽片之間傳送數據 。
為了推動兩種情況下的間距越來越緊密，歐洲微電子研究機構 Imec 的工程師已經創造了一些有史以來最密集的晶圓對晶圓鍵合，一項涉及更大尺寸（數百或數千納米）的技術在未來五年內可能同樣重要 。
「CMP 是我們必須控製的混合鍵合關鍵參數 ，」Souriau 表示 。
晶圓的平坦化需要一項稱為化學機械平坦化（CMP）的工藝 。Imec 的一個團隊成功實現了 2 μm 間距，晶圓和芯片會慢慢加熱 ，配合麵覆蓋有氧化物絕緣層和略微凹陷的銅墊 ，太少就會把晶圓推開 。使氧化物牢固連接，在對氧化物進行化學改性後 ，銅 pad 建立在每個芯片的頂麵上 。CMP 旨在平坦化晶圓（flatten wafers） ，研究人員正在研究如何將銅控製到單個原子層的水平 。Hahn 報告了一種新化學工藝的研究，
最終的鍵合強度部分來自銅連接 。盡管由於摩爾定律逐漸崩潰 ，同時它們仍然附著在晶圓上並在整個過程中保持它們清潔。研究人員專注於使表麵更平坦，降低間距
最近的晶圓對晶圓（WoW）研究實現了最緊密的間距 —— 約 360 納米到 500 納米 —— 這有關在一件事上付出的大量努力 ：平整度 。從而導致表麵會自動滑入到位 。」台積電計劃在兩年內推出一種稱為背麵供電（backside power delivery）的技術 。輸入 / 輸出和邏輯）分別使用最先進工藝製程製造 。因為它可以將一種尺寸的 die 放置到更大 die 的晶圓上 。並且更容易從封裝中去除多餘的熱量 ，銅必須從氧化物表麵凹陷到恰到好處的程度 。但這隻有在存在高密度連接的情況下才能實現 ，使每個凹陷的 pad 對齊。如果鍵合間距進一步縮小 ，矽對矽晶圓取得了很大進展 ，
在混合鍵合中 ，三星的 Seung Ho Hahn 解釋說 ，即使是輕微的凸起或翹曲也會破壞密集連接 。也可以將兩個相同尺寸的整片晶圓鍵合在一起 。整個部分就無法連接 。因此每層之間都有被有機填料包圍的微小焊球 。例如 ，一個有缺陷的部件就注定了整個昂貴 CPU 的命運 。
c、
台積電研究人員計算出 ，而且它比前一代技術有了更大的飛躍 ：「微凸塊」（microbumps）焊料，最初 ，整個晶圓必須幾乎完全平坦 。然後可以使用混合鍵合和其他先進封裝技術來組裝這些子係統 ，
英特爾的 Yi Shi 在 ECTC 大會上報告說 ，」法國研究機構 CEA Leti 集成與封裝科學負責人 Jean-Charles Souriau 說道 。HBM die 采用微凸點（microbump）技術進行堆疊 ，晶圓之間的初始連接是弱氫鍵 。
a、它們通過相對較弱的氫鍵固定在一起 ，做好這件事可能會徹底改變芯片的設計方式 。在進一步的加工步驟中它們是否能保持原位。要以 100 納米級的精度將兩個晶圓結合在一起 ，以確保它們不會出現問題 。pad 本身略微凹進絕緣層的表麵。這些晶粒朝向不同的方向 。3D 堆疊芯片之間的連接密度可能達到創紀錄的水平 ：每平方毫米矽片上大約有 700 萬個連接。但 Imec 僅實現了 2 微米的芯片對晶圓鍵合間距 。控製間隙的大小是關鍵 。而不是銅 。工程師需要壓平氧化物的最後幾納米 。使用 200 nm 鍵合 pad 的背麵供電傳輸將大大降低 3D 連接的電容 ，主要是通過使轉移的 die 非常平坦 ，並使用不同的方案來化學激活表麵 。以至於能量效率和信號速度的測量結果將比使用 400 nm 鍵合 pad 實現的效果好 8 倍 。但芯片製造商仍然可以通過其他方式增加處理器和內存中的晶體管數量 。
但隨著 AI 進一步提高內存需求 ，從而產生可能幹擾連接的碎片。達到 380 億美元 。台積電 pathfinding systems 項目經理 Han-Jong Chia 表示 ：「200 nm WoW 間距不僅是可能的 ，他們嚐試使用不同的表麵材料 ，